半導体の受託生産で世界最大手の台湾積体電路製造（TSMC）が茨城県つくば市に研究開発拠点を新設し、最先端半導体の開発を進めることになった。開発には、半導体の製造装置や素材に強みがある日本メーカーや研究機関も参画。総事業費は約370億円で、日本政府が約半分の190億円を補助する方針だ。 (引用：朝日新聞5月31日)
半導体分野ではかなり大きなニュースとなったTSMCの日本での開発拠点の新設について基礎的な背景から参画する化学メーカーまでを見ていきたいと思います。
まず、TSMCという会社についてですが、Taiwan Semiconductor Manufacturing Companyの略で、台湾の半導体製造企業です。最大の特徴は、他の企業から製造を受託するだけの専業ファウンドリービジネスモデルを行っていることで、TSMCとしては製品の販売を一切しません。アメリカのインテルは、パソコンのCPUなどを製造し、インテルのブランド名でパーツとして販売したり、DELLといったパソコンメーカーに供給していますが、CPUを販売しているAMD、グラフィックボードで有名なNVIDIAなどは半導体の製造工場を持っておらず、半導体製造だけを引き受ける会社に委託して製造してもらっています。この委託先の一つがTSMCであり、Apple製品のCPUもApple自身は製造しておらず、多くのCPUはTSMCが製造していると言われています。このようにTSMCでは数多くの会社から半導体製造を引き受けており、2019年には499社から10,761種類の製品を製造したそうで、身の回りにはTSMCで製造された半導体が必ず一つ電子機器の中で活躍しているかもしれません。
台中のCentral Taiwan Science ParkにあるTSMCの工場（出典：Wikipedia）
そんな世界最大手半導体企業のTSMCがつくばで行う研究開発についてですが、3Dパッケージ技術だと公表されています。３Dパッケージとは半導体デバイスのさらなる集積化・高性能化を目的に複数種類のチップを縦に積層させて一つのパッケージにまとめることを指します。パソコンにはマザーボードと呼ばれる大きな電子基板に、CPUやメモリー、グラフィックボードが接続されていますし、マザーボード自体にもいろいろなICパッケージが実装されています。スマホなどの小型デバイスも同じですが、パソコンよりも空間に制約があるため満員電車のようにICパッケージが詰め込まれて配置されています。デバイスを高性能にするためには、チップをより効率よく配置する必要があり、現在でも複数のチップが横に配列された一つのパッケージも使われているようです。ただしチップは平べったいものなので、平面でまとめても限界があり、縦に並べることでより空間の節約をしようとしています。これが３Dパッケージであり。究極的にはＣＰＵ、メモリ、通信モデムなどモバイル機器に必須の機能が一つのパッケージに収めることができるようになるかもしれません。
EngadgetによるIntelを例にした３Dパッケージの解説
だいぶ前置きが長くなりましたが、この３Dパッケージの技術開発の具体的な内容として、経済産業省の発表では7個の分野が挙げられています。
- Thermal Interface Materials: High thermal conductivity, high reliability
- Molding compound: High toughness, reduced cracking and peeling
- Micro bump: Bump miniaturization, low-temperature bonding
- Si interposer: finer wiring
- RDL: finer wiring
- Advanced Package Substrate: Large area, high multilayer
- Mounting and assembly technology: High reliability, alignment, defect reduction, etc.
パッケージの内部構造と課題として挙げられている部材（参考：経済産業省採択テーマ概要）
Thermal Interface Materials（TIM）は、熱界面材料であり、チップから発生した熱を効率よくヒートシンクに逃がすための材料です。パソコンのCPUとヒートシンクの間にはサーマルペーストを塗られていますが、パッケージ内でも熱を外に効率よく逃がすために使われています。縦にICチップを積層してくると最下層のICチップの熱もしっかりと逃がす必要があるため、より熱伝導率が高く、信頼性も高い材料が必要だと予想されます。Molding compoundとは封止材のことで、チップの物理的損傷や腐食を防止するために使われています。特にモバイル機器や車載機器は、衝撃や振動にさらされますので内部のチップが壊れないように守る必要があります。縦に積層しても、上と下で完全に接着させるわけではないので、靭性が高くクラックや剥がれが少ない材料が必要のようです。
そもそもBumpとはチップの電極の一種であり、部品の下部で接続するために使われます。半導体配線の微細化によりMicro bumpでも小さくなる必要があり、また接合プロセスで低温で溶けて基板と結合できるMicro bumpの材料が求められています。RDL (Redistribution Layer)は、上部から流れてきた電流をパッケージ最下層にある基板に流す層で、Si interposerはチップとRDLの中間でチップ同士を配線したり、下部のRDLに流すチャンネルを最適化する役割があります。どちらも半導体配線の微細化により、使われる配線も細くする必要があります。
パッケージ基板についてもAdvanced Package Substrateとして、より大きく、多層化する技術が必要のようです。そして各コンポーネントを合体させて一つのパッケージにするMounting and assembly technologyについては、高い信頼性と精密度、欠陥の減少を目指して研究が進められるようです。Si interposerとMounting and assembly technologyにはTSMCのロゴが加えられており、この２項目については、TSMCが強力に主導するのかもしれません。
では、上記の開発目標に対して参画する日本の化学企業について見ていきます。このプロジェクトは、「ポスト5G情報通信システム基盤強化研究開発事業」の中の「研究開発項目②先端半導体製造技術の開発（助成）」として行われ、実施者はＴＳＭＣジャパン３ＤＩＣ研究開発センター株式会社で、パートナー企業・機関として下記が挙げられています。
- ［材料メーカー］旭化成、イビデン、JSR、昭和電工マテリアルズ、信越化学工業、新光電気工業、住友化学、積水化学工業、東京応化工業、長瀬産業、日東電工、日本電気硝子、富士フィルム、三井化学
- ［装置メーカー］キーエンス、芝浦メカトロニクス、島津製作所、昭和電工、ディスコ、東レエンジニアリング、日東電工、日立ハイテク
- ［大学・研究機関］産業技術総合研究所、先端システム技術研究組合（RaaS）、東京大学
各材料メーカーの商品紹介コンテンツから、各社が関わると思われる分野を調べたところ、下記のようになりました。分野の中でもいろいろな用途向けの材料があり、同じ材料を開発するとは限りませんが、ほとんどの分野で複数社が関わるようです。また上記の企業に限定するものではないようで、名前が挙がっているメーカー以外も参入する可能性が大いにあります。
各素材メーカーが関連すると思われる分野
各社の取り扱う素材の詳細についてはbergさんの記事にて紹介されており、そちらを参照ください。
今後、茨城県つくば市にある産業技術総合研究所のクリーンルーム内に研究用の生産ラインをつくる計画で、今夏から整備し来年から本格的に研究を始めるそうです。おそらく、研究用の生産ラインとはチップを３Dパッケージまで作り上げるラインのことで、上記の課題を改善できる素材や製造機器を各社が持ち込み、TSMCが主導してパッケージを試作し最終的な性能評価を行うのではないでしょうか。
産業技術総合研究所のクリーンルーム内部の360度動画
「研究開発項目②先端半導体製造技術の開発（助成）」についてはTSMCばかりが注目されていますが、他に４件のテーマが採択されております。内容は主に３次元実装についてですが、特定の技術に絞ったテーマが多く採択されています。
本件は、NEDOのプロジェクトとして国費が投入されるため、TSMCが全ての成果を保有できるわけではないと予想されます。そのため、素材メーカーの良い結果がTSMCへの採用と直結するかどうかも不明です。それでも参加する意義は、評価の機会拡大によって素材開発の加速させたいからかもしれません。実験の実施も国内となり、サンプル試作から機器での評価が迅速に進めることができると予想されます。日本での半導体産業は衰退したと言われていますが、世界での日本の素材メーカーのポジションは強く、たくさんの素材が世界中の半導体メーカーで使われています。これからも素材の分野で世界をリードしていくためにこのプロジェクトからいろいろな新技術が開発されることを期待します。
